第1010章 分立电路整合规划
卷首语
1965 年 6 月，“73 式” 硬件总体方案确定后，研发团队面临分立电路集成的关键挑战：初期按组件拆分设计的 19 块印刷电路板（pcb），虽功能独立却存在体积过大（55cmx45cmx22cm，超设备尺寸限额）、连线复杂（200 余根跨板线缆，故障率 1.2%）、功耗偏高（38w，超边防供电限额）的问题，难以适配野战机动与哨所狭小空间。此时，通过功能重构将 19 块 pcb 整合为 3 块，成为平衡性能、体积与可靠性的核心举措。这场为期 1 个月的整合规划，不仅实现电路 “瘦身”，更通过布局优化减少信号干扰，为后续原型机组装与量产奠定紧凑、稳定的硬件基础，开创我国军用电子设备 “高密度集成” 的早期实践。
一、整合规划的背景与核心目标
19 块分立 pcb 的问题集中暴露：王工团队在原型机预组装中发现，矩阵运算、密钥生成等组件分散在 7 块运算类 pcb，需 40 余根线缆连接，信号传输延迟达 0.12us（超方案目标 0.08us）；存储与控制组件分属 5 块 pcb，跨板供电导致电压波动 ±0.2v，影响磁芯存储器读写精度；接口与环境适配组件占 7 块 pcb，体积占比达 40%，设备总重量超 15kg（超机动需求 12kg 限额），整合需求迫切。
基于硬件方案与场景约束，团队明确三大核心目标：一是数量压缩，将 19 块 pcb 整合为 3 块，覆盖全部功能且无性能损失；二是参数达标，整合后设备尺寸≤50cmx40cmx20cm、功耗≤35w、跨板信号延迟≤0.08us、故障率≤0.5%；三是生产适配，每块 pcb 元件密度≤80 个 \/dm2（兼容当时国产 pcb 制造工艺），布线层数≤2 层（避免复杂多层板成本过高）。
整合工作由王工牵头（硬件总负责），组建 4 人专项小组：王工（整体规划，把控功能拆分）、赵工（运算类电路整合，熟悉核心元件布局）、孙工（存储控制类整合，负责信号路径优化）、刘工（接口环境类整合，擅长抗干扰设计），覆盖 “运算 - 存储 - 接口” 全功能域。
规划周期为 1 个月（1965.7.1-1965.7.31），分三阶段：第一阶段（7.1-7.10）梳理 19 块 pcb 功能与关联关系；第二阶段（7.11-7.25）制定整合方案与单块 pcb 布局；第三阶段（7.26-7.31）方案评审与优化，形成生产图纸，衔接 pcb 制造。
启动前，团队明确核心约束：整合不得改变元件选型（沿用国产型号，避免供应链波动）；功能模块物理隔离（如高功率元件与敏感元件分开布局）；维修便利性（预留测试点，单块 pcb 故障可独立更换），确保整合后设备兼顾性能与实用性。
二、19 块分立 pcb 的功能梳理与分类
赵工团队首先对 19 块 pcb 开展全功能梳理，按 “功能域 - 信号流向 - 功耗等级” 三维度分类，识别整合空间，为重构奠定基础。
第一类：运算核心类（7 块 pcb），含矩阵运算板（2 块，分别对应乘法 \/ 逆变换）、密钥生成板（2 块，含随机数发生器 \/ 密钥运算）、辅助运算板（3 块，模 256 运算 \/ 异或扰动 \/ 并行控制），核心功能为加密算法运算，功耗占比 60%（22.8w），信号多在类内交互，具备高整合潜力。
第二类：存储控制类（5 块 pcb），含磁芯存储板（2 块，程序区 \/ 数据区）、主控板（2 块，时序生成 \/ 指令解析）、异常检测板（1 块，故障监测 \/ 降级控制），功能为数据存储与系统调度，功耗占比 20%（7.6w），信号需与运算类高频交互，宜就近整合减少延迟。
第三类：接口环境类（7 块 pcb），含通信接口板（3 块，短波 \/ 有线 \/ 备用）、本地配置板（2 块，按键输入 \/ 指示灯显示）、环境适配板（2 块，低温加热 \/ 电磁屏蔽控制），功能为外部交互与环境适应，功耗占比 20%（7.6w），信号多为低速传输，可集中布局降低体积。
7 月 10 日，团队形成《19 块 pcb 功能梳理报告》，标注每块板的元件清单（如矩阵运算板含 1369 个 3Ag1 晶体管）、信号流向（如密钥生成板→数据存储板）、功耗参数，明确运算类内元件关联度达 85%、存储控制类与运算类交互频率达 90%，为 “3 块 pcb” 的功能划分提供数据支撑。
三、历史补充与证据：分立 pcb 功能梳理档案
1965 年 7 月的《“73 式” 19 块分立 pcb 功能梳理档案》（档案号：zh-1965-001），现存于研发团队档案库，包含 pcb 清单表、功能关联图、功耗测试数据，共 42 页，由赵工、孙工共同编制，是整合规划的核心依据。
档案中 “pcb 清单表” 按类别排序，每栏记录 pcb 名称、编号（如 “运算 - 01：矩阵乘法板”）、元件数量（1369 个晶体管、256 个电阻）、尺寸（18cmx15cm）、功耗（3.5w）、关联 pcb（如 “运算 - 01→运算 - 03：辅助运算板”），例如 “存储 - 01：程序区存储板” 标注 “元件 64 个磁芯体、32 个寄存器，尺寸 20cmx16cm，功耗 2.2w，关联主控 - 01 板”。
功能关联图用热力图标注交互频率：运算类内部连线（如矩阵板→密钥板）标注 “高频”（交互次数≥100 次 \/ 秒），用红色标注；运算类→存储控制类连线标注 “中频”（50-100 次 \/ 秒），用黄色标注；接口类→其他类连线标注 “低频”（≤50 次 \/ 秒），用蓝色标注，直观体现整合优先级（高频交互优先整合）。
功耗测试数据页记录：19 块 pcb 总功耗 38w，其中运算类 22.8w（矩阵板单块 3.5wx2=7w，密钥板 2.8wx2=5.6w）、存储控制类 7.6w（存储板 2.2wx2=4.4w，主控板 1.6wx2=3.2w）、接口环境类 7.6w（通信板 1.2wx3=3.6w，环境板 1.5wx2=3w），为整合后功耗分配提供依据。
档案末尾 “整合可行性分析” 指出：运算类 7 块 pcb 可整合为 1 块（元件总量约 3000 个，pcb 尺寸 20cmx18cm 可容纳），存储控制类 5 块可整合为 1 块（元件约 800 个，20cmx16cm），接口环境类 7 块可整合为 1 块（元件约 600 个，20cmx14cm），总尺寸 48cmx38cmx18cm（≤限额），可行性结论为 “高”，档案有王工、赵工签名，日期为 7 月 10 日。