第1010章 分立电路整合规划(第2页)
四、整合方案的核心逻辑与功能划分
基于功能梳理，王工团队确定 “功能域聚合 + 信号路径最短” 的整合逻辑，将 19 块 pcb 重构为 3 块，每块覆盖一个核心功能域，减少跨板信号传输与干扰。
第一块：运算核心 pcb，整合原 7 块运算类 pcb 功能，核心逻辑为 “高频运算集中布局”—— 矩阵乘法 \/ 逆变换、密钥生成（含随机数）、辅助运算（模 256 \/ 异或）模块物理相邻，信号路径从原跨板 0.12us 缩短至板内 0.05us，功耗控制在 22w（原 22.8w，通过元件布局优化减少散热损耗）。
第二块：存储控制 pcb，整合原 5 块存储控制类 pcb 功能，核心逻辑为 “调度中心就近布局”—— 磁芯存储器（程序区 + 数据区）、主控单元（时序 \/ 指令）、异常检测模块集中，与运算核心 pcb 通过 16 位数据总线直接连接，交互延迟≤0.08us，功耗控制在 7w（原 7.6w，优化电源布线减少损耗）。
第三块：接口环境 pcb，整合原 7 块接口环境类 pcb 功能，核心逻辑为 “低速交互集中 + 环境适配独立”—— 通信接口（短波 \/ 有线）、本地配置（按键 \/ 指示灯）、环境适配（加热 \/ 屏蔽）模块分区布局，与存储控制 pcb 通过 8 位控制总线连接，信号为低速传输（≤1mhz），功耗控制在 3w（原 7.6w，合并冗余电源模块）。
7 月 15 日，团队形成《3 块 pcb 功能划分方案》，附功能域边界图（标注每块 pcb 的模块范围）、信号交互图（标注板间总线连接），明确 3 块 pcb 的功能无重叠、无遗漏，覆盖原 19 块 pcb 全部功能，为后续布局设计提供框架。
五、单块 pcb 的功能布局设计
孙工团队基于功能划分，开展每块 pcb 的详细布局设计，遵循 “信号流向优化、散热均衡、抗干扰隔离” 三大原则，确保性能与可靠性。
运算核心 pcb 布局（尺寸 20cmx18cm）：采用 “L 型信号路径”—— 矩阵运算模块（左上部，含 1369 个晶体管）→密钥生成模块（右上部，含随机数噪声源）→辅助运算模块（下部，含模 256 运算器），高功率元件（如乘法器）靠近 pcb 边缘散热孔，敏感元件（随机数发生器）远离高频电路，板内电源布线采用 “星型拓扑”，电压波动≤0.05v，确保运算精度。
存储控制 pcb 布局（尺寸 20cmx16cm）：采用 “中心辐射布局”—— 主控单元（中心，含 1mhz 时钟芯片）→磁芯存储器（左侧，程序区在上、数据区在下，物理隔离防篡改）→异常检测模块（右侧，含故障报警电路），板内数据总线沿边缘布线，避免与控制总线交叉，信号串扰≤-60db，时序同步误差≤0.02us。
接口环境 pcb 布局（尺寸 20cmx14cm）：采用 “分区隔离布局”—— 通信接口模块（左侧，短波 \/ 有线接口独立屏蔽腔）→本地配置模块（中部，按键与指示灯集中）→环境适配模块（右侧，加热控制与屏蔽驱动），接口电路加装 emi 滤波器，接地采用 “单点接地” 设计，抗电磁干扰能力提升至 80db（原 60db），适应野战复杂环境。
7 月 20 日，团队完成 3 块 pcb 布局图纸，标注元件坐标（如矩阵运算模块晶体管位于 (5cm,3cm)-(15cm,10cm)）、布线宽度（数据总线 2mm，控制总线 1mm）、测试点位置（每模块预留 2-3 个测试孔），形成《pcb 布局设计图纸集》，提交北京无线电元件厂（pcb 制造厂家）评估工艺可行性。
六、历史补充与证据：pcb 布局设计档案
1965 年 7 月的《“73 式” 3 块 pcb 布局设计档案》（档案号：zh-1965-002），现存于军事通信技术档案馆，包含布局图纸、元件坐标表、布线规则，共 58 页，由孙工、刘工共同绘制，是布局设计的直接证据。
档案中 “运算核心 pcb 布局图”（比例 1:2）标注：矩阵乘法模块采用 “阵列式布局”（1369 个 3Ag1 晶体管按 37x37 阵列排列，间距 0.3cm），位于 pcb 左上部 (2cm,2cm)-(18cm,10cm)；密钥生成模块的随机数噪声源（3Ag1 晶体管）位于 (8cm,12cm)，远离矩阵模块（距离≥5cm），避免高频干扰；散热孔沿 pcb 边缘均匀分布（直径 2mm，间距 1cm），共 20 个，确保散热效率。
存储控制 pcb 元件坐标表记录：主控单元时钟芯片（ds-1965 型）位于 (10cm,8cm)，磁芯存储器程序区（mc-1964 型）位于 (3cm,3cm)-(10cm,13cm)，数据区位于 (12cm,3cm)-(19cm,13cm)，两者间距 2cm（物理隔离）；异常检测模块故障报警灯位于 (10cm,15cm)，便于整机装配后观察状态。
布线规则页明确：运算核心 pcb 数据总线宽度 2mm（载流能力≥1A），控制总线 1mm；存储控制 pcb 时钟信号线采用 “蛇形布线”（减少时序偏差），长度误差≤0.5cm；接口环境 pcb 通信接口布线采用 “差分对”（抗干扰），阻抗匹配 50Ω，所有布线拐角为 45°（避免 90° 拐角信号反射），规则符合当时国产 pcb 制造工艺（2 层板，最小线宽 0.8mm）。
档案附录 “工艺评估反馈” 显示：北京无线电元件厂确认 3 块 pcb 布局符合制造能力（元件密度运算板 75 个 \/dm2、存储板 60 个 \/dm2、接口板 50 个 \/dm2，均≤80 个 \/dm2），布线可通过常规蚀刻工艺实现，交付周期 15 天，成本约 200 元 \/ 块（3 块合计 600 元，低于原 19 块 pcb 成本 1200 元），档案有厂家工程师签名，日期为 7 月 22 日。
七、整合中的技术难点与解决措施
整合过程中，团队遭遇 3 类技术难点，通过针对性创新解决，确保整合方案落地，无性能损失。
难点一：运算核心 pcb 元件密度高（75 个 \/dm2）导致散热困难，测试显示满负荷运行时 pcb 温度达 65c（超元件耐受上限 60c），解决方案：在矩阵运算模块与密钥模块间增设 1mm 厚铝制散热条（重量增加 50g），优化布局使高功率元件分散（如乘法器从集中排列改为 2 个小阵列），散热后温度降至 55c，符合要求。